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6.3 总线标准 总线分类（根据在计算机的位置） 系统总线 局部总线 设备总线，通信总线 系统总线标准ISA EISA 局部总线标准VESA 工作频率受到CPU的控制，CPU频率越来越快，VESA总线的标准很难跟得上CPU的发展速度 PCI 最大特点：不依附于某个处理器 AGP PCI-E 最大特点是串行传输。前面的总线标准都是并行传输的。（所以布线也少了） 第二大特点是点对点传输：每个PCI-E设备都有自己独立的数据连接。（因为布线少了） 设备总线标准RS-232C SISC PCMCIA USB 最大的特点是串行传输。之前的设备总线都是并行传输。 USB每 次 只能传输1bit数据 IDE(ATA) 并行硬盘接口 SATA 串行硬盘接口 总结 趋势：并行总线 →替代→ 串行总线 实例
计组-7.3 I/O控制方式
7.3 I/O控制方式详解 程序查询方式工作流程 ①CPU读取状态寄存器是否busy。 不 busy 后，CPU发送（要打印的）数据到数据缓冲寄存器。 打印机开始工作，同时把状态寄存器设置为busy。 CPU速度比打印机快很多，打印机工作的时候，计算机发送询问，重复第①步 程序查询方式有两种：独占查询。定时查询。 打印机完成后，发送ready信号，busy位清零。 CPU可以打印 下一个...
计组-7.1 I/O系统
7.1 I/O系统基本概念==I/O接口 == I/O控制器 == 设备控制器== IO方式（CPU如何和I/O设备交互）a.程序查询方式 CPU等待，直到I/O设备数据准备完成。 b.程序中断方式 CPU忙别的，I/O设备准备好数据 再向CPU发送中断请求。 c. DMA方式 前言：对于快速的I/O设备（eg磁盘），每准备好一个字就给CPU发送一次中断请求，这样子会降低CPU的利用率。（DMA是块传输） DMA接口是特殊的I/O控制器，负责管理高速外设。 原理是：①主存和高速I/O设备之间有一条直接数据通路（DMA总线）。②每传一个块才给CPU发送中断请求 特点：无需打扰CPU，无需调用中断服务程序（不像程序中断方式） d.通道 前言：大型机需要接上超级多IO，如果都让CPU管理，CPU就太累了。 ==...
计组-7.2 I/O接口
7.2 IO接口I/O接口的结构/作用 数据缓冲：通过数据缓冲寄存器（DBR）达到主机与外设工作速度的匹配 错误或状态检测：通过状态寄存器反馈设备的各种错误，状态信息，供CPU查用 控制和定时：IO控制逻辑接受从 控制总线 发来的控制信号，时钟信号。 数据格式转换：串-并，并-串等格式转换 地址信号映射：地址译码逻辑负责，将地址信号映射到指定的IO端口 ==与主机和设备通信==： CPU和主存 – 通过==IO总线==（数据控制地址线） – 和IO接口连接 IO接口通过 – ==通信总线（电缆）== –...
计组-6.1 总线概述
6.1 概述基本概念 总线是一组能为多个部件 ==分时 共享== 的公共信息传送线路 总线的由来： 早期外部设备少，用的是分散连接方式 后来外部设备多，采用总线连接方式 （设计）总线的特性 总线的分类及经典结构 A.按数据传输格式串行总线： 一次发送一个位（bit） 优点：成本低（只用一根），适用于长距离传输 缺点：数据收发需要进行串行-并行转换。（eg电脑内部一次发送的数据一般是64位） attention： 串行：强调的是 *”一位一位传输”*（物理层面） 复用：强调的是 *”多个功能共享同一套线路”*（逻辑层面） 并行总线： 一次能并行发送很多个位（eg数据总线就是并行总线） 优点：总线的逻辑时序简单，电路实现容易。 缺点：布线空间大。远距离传输成本高。工作频率不能太高（or造成不同线的数据有的到了有的没到）。高频数据线干扰。 造成的问题：并行总线不一定比串行总线快 （v =...
计组-6.2 总线周期
6.2 总线周期总线周期的四个阶段 ==申请分配阶段==：可以细分为 传输请求和总线仲裁两个阶段。 寻址阶段 ==传输阶段== 结束阶段 仲裁–...
计组-6.3 总线标准
6.3 总线标准 总线分类（根据在计算机的位置） 系统总线 局部总线 设备总线，通信总线 系统总线标准ISA EISA 局部总线标准VESA 工作频率受到CPU的控制，CPU频率越来越快，VESA总线的标准很难跟得上CPU的发展速度 PCI 最大特点：不依附于某个处理器 AGP PCI-E 最大特点是串行传输。前面的总线标准都是并行传输的。（所以布线也少了） 第二大特点是点对点传输：每个PCI-E设备都有自己独立的数据连接。（因为布线少了） 设备总线标准RS-232C SISC PCMCIA USB 最大的特点是串行传输。之前的设备总线都是并行传输。 USB每 次 只能传输1bit数据 IDE(ATA) 并行硬盘接口 SATA 串行硬盘接口 总结 趋势：并行总线 →替代→ 串行总线 实例
计组-5.6 指令流水线
5.6 指令流水线基本概念不同（指令）执行方式的总耗时 1.顺序执行方式 没有并行，一次只能执行一条指令。 总耗时=指令数n * 指令执行的总时间3t（3个阶段时间3t） =3nt 2.一次重叠方式 重叠了一个阶段的时间（第n个的最末阶段和第n+1个的最初阶段重叠） 总耗时：第一条指令all 3t，后面的(n-1)条指令都是 2t。 =（1+2n）t 3.二次重叠执行方式 重叠了两个阶段。 总耗时：第一条指令all 3t，后面的(n-1)条指令都是 t。 =（2+n）t 流水线的表示方法 指令执行过程图：分析影响流水线的因素？ 时空图：分析流水线的性能 性能指标吞吐率 单位时间流水线完成的任务数量。 TP = 任务数n / 总时间Tk 加速比 不使用流水线和使用流水线所用时间的比 S = 不使用流水线T₀ /...
计组-5.7 多处理器
5.7只考选择题 多处理器的基本概念总结 前提： 并发：间隔进行 并行：同时进行 SISD 提升方法是采用指令流水线，则主存储器需要用到多模块交叉存储器 一直学的就是SISD SIMD 每一时刻只有一条指令在执行 但是一条指令可以同时并行地处理多个不同的数据 （相同的操作） MISD 现实中不存在 ==MIMD== 共享存储多处理器系统 共享主存 共享最低级的cache（egL3） ==...
计组-5.5 异常和中断机制
5.5 异常和中断机制异常：CPU内部产生的意外事件 中断：CPU外部的设备向CPU发出的中断请求 异常和中断的分类：异常： 硬故障中断 终止（Abort） 程序性异常（软件中断） 故障（Fault）：在引起故障的指令启动后，执行结束前被检测到的异常事件。无法通过异常处理程序恢复故障，必须终止进程的执行。 自陷（Trap）：预先安排的一种“异常”事件。 中断：可屏蔽中断 不可屏蔽中断 异常和中断的不同点： 一些异常（eg缺页溢出）是由特定指令在执行过程中发生的。而中断不和任何指令相关联，也不阻止任何指令的完成。 异常的检测由CPU自身完成。对于中断，CPU必须通过中断请求线获取中断源的信息，才能知道哪个设备发生了何种中断。 异常和中断的相应过程： 关中断 保存断点和程序状态 识别异常和中断并转到相应的处理程序 异常大多使用软件识别的方式：CPU设置一个异常状态寄存器，用于记录异常原因。 中断可以采用软件识别和硬件识别的方式：又称向量中断。